RF數(shù)模轉(zhuǎn)換器促進通信信號的直接合成

摘要

　　本文討論RF數(shù)模轉(zhuǎn)換器對于通信系統(tǒng)的實際應(yīng)用，例如有線通信、無線通信基礎(chǔ)設(shè)施基站、無線回程及其他此類系統(tǒng)；另外回顧了推動RF DAC技術(shù)發(fā)展的重要規(guī)范，以及一些用于實施此類系統(tǒng)的常見無線電架構(gòu)；解釋了與RF DAC設(shè)計相關(guān)的挑戰(zhàn)，并討論了一些權(quán)衡取舍和可能的解決方案；評論了封裝設(shè)計考慮和印刷電路板設(shè)計；介紹了適合電纜前端發(fā)射器的RF DAC的測量結(jié)果。RF DAC的特性和性能適合為針對多載波、多頻段、多標準無線電發(fā)射器的軟件定義無線電系統(tǒng)提供解決方案。 

簡介

　　消費者對于各種數(shù)據(jù)服務(wù)不斷擴大的需求推動有線和無線通信領(lǐng)域的服務(wù)提供商不斷改進網(wǎng)絡(luò)的數(shù)據(jù)處理能力。電纜服務(wù)提供商努力將視頻質(zhì)量從模擬提高至數(shù)字，再到高清晰，并不斷提高互聯(lián)網(wǎng)服務(wù)的下游和上游數(shù)據(jù)速率。為了支持更多語音服務(wù)，無線服務(wù)提供商已從模擬發(fā)展到數(shù)字蜂窩，現(xiàn)在又將網(wǎng)絡(luò)升級至第三代(3G)、長期演進(LTE)以及更高標準，以滿足客戶對于智能手機寬帶數(shù)據(jù)服務(wù)不斷增加的需求。由于各種網(wǎng)絡(luò)間傳輸?shù)臄?shù)據(jù)量增加了幾個數(shù)量級，回程服務(wù)提供商必須升級系統(tǒng)。所有市場面臨的共同問題是，消費者希望以幾乎平價獲取以上數(shù)據(jù)服務(wù)，而不理會通過網(wǎng)絡(luò)傳遞的數(shù)據(jù)量。這樣，系統(tǒng)和升級成本便成為選擇無線電傳輸子系統(tǒng)架構(gòu)的重要因素。

發(fā)射器架構(gòu)

　　基礎(chǔ)設(shè)施傳輸系統(tǒng)一直緊跟數(shù)據(jù)速率的步伐，不斷邁向更大的帶寬和更高階的調(diào)制，從最初使用的傳統(tǒng)外差或超外差上變頻架構(gòu)發(fā)展為更現(xiàn)代化的實施方案。在外差型架構(gòu)中，數(shù)字調(diào)制器通常實施為傳統(tǒng)正交調(diào)制器，如圖1a所示，其中一對正交的DAC將濾波后的基帶數(shù)據(jù)轉(zhuǎn)化為模擬信號后送入正交調(diào)制器，調(diào)制器輸出經(jīng)過一級或兩級上變頻，到達最終輸出頻率。此信號接著由功率放大器放大，并路由至天線或電纜設(shè)備。

　　基本相同的發(fā)射器可用于實施更高性能的系統(tǒng)。例如，圖1b中，除了發(fā)送經(jīng)過濾的基帶數(shù)據(jù)外， 數(shù)字專用集成電路(ASIC)或現(xiàn)場可編程門陣列(FPGA)可將調(diào)制信號及其復(fù)數(shù)共軛分別發(fā)送至I和Q數(shù)模轉(zhuǎn)換器(DAC)，實施單邊帶(SSB)上變頻器，減少或消除上變頻混頻器輸出端的無用鏡像。此復(fù)合中頻(CIF)架構(gòu)簡化了濾波要求，從而可實施更低成本的濾波器。同樣的基本框圖可用于創(chuàng)建零中頻調(diào)制器，以中頻DAC作為基帶I和Q DAC，并直接調(diào)制最終載波頻率。許多無線基礎(chǔ)設(shè)施系統(tǒng)使用的正是此方法。替代實施方案還將信號保持在基帶，并為輸出功率放大器添加數(shù)字預(yù)失真(DPD)，從而產(chǎn)生一種性能更強的零中頻(ZIF)發(fā)射器。

　　以上架構(gòu)均存在多種導(dǎo)致性能下降的因素，必須克服以滿足系統(tǒng)要求。例如，DAC和調(diào)制器必須具有足夠低的輸出噪聲，以符合系統(tǒng)噪底規(guī)范。另外還必須具有足夠的平衡和失調(diào)匹配，避免因幅度或相位不平衡造成調(diào)制器輸出端的本振(LO)泄露。DAC通常具有偏移和相位調(diào)諧能力，可減少或消除此類不平衡。外差架構(gòu)存在固有的無用混頻產(chǎn)物或鏡像，源自上變頻混頻器。這些成分必須在功率放大器前過濾，因為它們有違帶內(nèi)或帶外雜散抑制要求。DAC還會產(chǎn)生雜散信號，例如與數(shù)據(jù)接口時鐘或DAC采樣時鐘相關(guān)的雜散信號。如果不在DAC輸出端充分過濾，這些信號會被正交調(diào)制器調(diào)制到載波中。

　　圖1c顯示了一個替代解決方案。在此實施方案中，所需信號全部創(chuàng)建在數(shù)字ASIC或FPGA中，接著使用RF DAC在所需RF輸出端直接合成該信號。信號經(jīng)過濾波以凈化頻譜，然后發(fā)送至發(fā)射放大器。此方法的優(yōu)勢體現(xiàn)在簡潔，去除了LO泄露概念和上變頻器鏡像。調(diào)制器兩個輸入的幅度不需要平衡，也不用考慮正交調(diào)制器的相位不平衡。該調(diào)制器可視為非常適合ASIC或FPGA及DAC中可用的量化級。這一解決方案可將電路板面積減少50%之多，由于DAC與調(diào)制器之間無濾波要求，復(fù)雜性也得以降低。

圖1 無線電發(fā)射器框圖：a)使用基帶DAC實施的傳統(tǒng)超外差；

　　b)具有中頻DAC的復(fù)數(shù)中頻調(diào)制器；c)與RF DAC直接RF合成

　　系統(tǒng)要求保持不變，因此RF DAC必須承載整個噪聲性能和雜散性能負擔，發(fā)射器才能符合規(guī)范。系統(tǒng)分析從LO和混頻產(chǎn)物的頻率規(guī)劃轉(zhuǎn)變到DAC噪聲和雜散性能、其自身鏡像和時鐘頻率的規(guī)劃。在維持較低功耗的同時滿足這些規(guī)范是一大挑戰(zhàn)。雖然功耗不必像手機那么低，但基礎(chǔ)設(shè)施的設(shè)備功耗也越來越重要，因為服務(wù)提供商將總運營成本視為購買決策的一部分。

　　表1總結(jié)了電纜和無線基礎(chǔ)設(shè)施系統(tǒng)要求中一些最難的規(guī)范。對于現(xiàn)有無線基礎(chǔ)設(shè)施系統(tǒng)，具體是通過DAC性能和外部濾波的組合滿足噪底要求，但DAC性能必須足夠好，避免可能推高基站成本的額外濾波要求。電纜系統(tǒng)的寬可合成帶寬要求給DAC輸出設(shè)計帶來了一些困難，但也給DAC數(shù)據(jù)接口設(shè)計提出了高性能要求，因為數(shù)據(jù)吞吐速率必須超過2 Gsamples/s才能實現(xiàn)1GHz的可合成帶寬。

　　表1:電纜和無線基礎(chǔ)設(shè)施標準中推動性能要求的主要規(guī)范

　　由于功率考量和原始DAC性能，使用RF DAC難以獲得電纜或無線基礎(chǔ)設(shè)施發(fā)射器的實際實施方案。不過，低功耗RF DAC設(shè)計的最新進展讓這些實施方案成為可能。從電纜前端的窄帶實施方案開始，設(shè)備使用部署圖1c的架構(gòu)，每個DAC合成4個、8個和16個通道。新的FPGA出現(xiàn)后，全頻段數(shù)據(jù)泵所需的數(shù)據(jù)處理在經(jīng)濟和功耗方面變得可行。所以，重點在于DAC設(shè)計必須提供表1中總結(jié)的性能。 

RF DAC設(shè)計挑戰(zhàn)

　　上述應(yīng)用給RF DAC設(shè)計帶來巨大挑戰(zhàn)。部分寬帶應(yīng)用不僅需要寬帶寬合成，也需要高頻譜純度。先前應(yīng)用通過計算折回第二及第三諧波的下降位置并調(diào)整采樣速率，使失真和其他雜散位于帶外，賦予系統(tǒng)架構(gòu)師“頻率規(guī)劃”能力。接著對此最終DAC輸出實施帶通濾波，以提取所需的信號。不過，如果要求輸出1GHz帶寬，同時在通帶附近維持顯著帶外抑制，則不可能將雜散和諧波移動至頻譜的未用部分并有效隱藏。除寬帶信號要求外，RF DAC還可用于高頻合成。由于需要盡量降低便攜式電子器件功耗，并實施高密度通信電路板解決方案，使這些設(shè)計要求更加復(fù)雜。

　　電流導(dǎo)引輸出結(jié)構(gòu)是細線互補金屬氧化物半導(dǎo)體(CMOS)流程中現(xiàn)代高速DAC的主流選擇。它包括電流源、差分輸出開關(guān)、開關(guān)驅(qū)動邏輯、時鐘接收器和支持電流的陣列（圖2a）。電流源饋入差分輸出開關(guān)，從而將電流引導(dǎo)至正或負輸出。數(shù)據(jù)字輸入指示所需的逐位電流，并通過開關(guān)驅(qū)動邏輯啟動適當?shù)拈_關(guān)。時鐘接收器和時鐘路徑提供采樣沿，用于更新DAC輸出。用于通信的DAC范圍為12至16位。實施（或驅(qū)動）4至65K個獨立電流源不太實際，DAC通常被分割成一元和二元擴展電流。圖2b顯示了典型的電流導(dǎo)引DAC輸出級。解碼器提供輸入二進制字到設(shè)計分段的適當映射。DAC的性能主要取決于個別電流、輸出阻抗、時鐘噪聲和時序偏斜的匹配。理想DAC應(yīng)具有由Ao=I• Di/2N給出的傳遞函數(shù)；輸出電流誤差將偏離直線傳遞函數(shù)，從而導(dǎo)致線性誤差。與理想傳遞函數(shù)的偏差如果足夠大，將在DAC 的輸出端產(chǎn)生失真。另一設(shè)計考量是DAC輸出阻抗，其作用類似于外部負載與DAC本身之間的分流器。DAC的輸出阻抗與數(shù)據(jù)相關(guān)，將在輸出端產(chǎn)生諧波失真。因此，DAC必須設(shè)計有足夠高的阻抗，以滿足最差情況下所需的諧波失真指標。時鐘上的抖動或相位噪聲是另一個限制性能的因素，因為它會在合成的輸出信號上產(chǎn)生相位噪聲。此外，任何破壞時鐘和/或時鐘路徑的信號將通過輸出進行調(diào)制，產(chǎn)生無用邊帶。最后，跨位時序偏斜可視為理想開關(guān)瞬間的偏差，也會在DAC的輸出端產(chǎn)生失真。與電流失配不同，隨著頻率和采樣速率增加，時序偏斜將在周期中占更大比例。 

圖2 a)頂層數(shù)據(jù)流框圖；b)電流陣列和輸出級

　　在極高頻率下，必須考慮線性度和失配要求，但對時鐘、時鐘路徑、抖動和其他時序誤差的要求也更嚴格。RF DAC性能主要受限于動態(tài)誤差。DAC的輸出阻抗將取決于無功分量（主要是電容），需要遠遠高于外部負載阻抗才能維持高頻率下的性能。大的外部電壓擺幅可耦合至DAC，通過所需的輸出信號進行調(diào)制以產(chǎn)生失真。另外，輸出開關(guān)晶體管提供到達DAC和尾節(jié)點的耦合路徑（圖2b）。尾節(jié)點上的任何不穩(wěn)定信號將通過輸出信號進行調(diào)制并導(dǎo)致失真。阻抗和耦合效應(yīng)通過減小晶體管尺寸和注意布局來降至最低。

　　柵極驅(qū)動信號也必須予以注意。輸出開關(guān)晶體管將電流路由至正或負輸出，具體取決于數(shù)據(jù)處于高電平還是低電平。在高電平至低電平轉(zhuǎn)換期間，由于輸出開關(guān)晶體管開啟和關(guān)閉動態(tài)間差異，瞬變毛刺將出現(xiàn)在尾節(jié)點上。在極高頻率下，此毛刺將根據(jù)數(shù)據(jù)反轉(zhuǎn)率以不同方式建立。這會導(dǎo)致數(shù)據(jù)相關(guān)誤差，隨后在輸出端產(chǎn)生數(shù)據(jù)相關(guān)失真，如圖3a所示。該效應(yīng)可利用恒定活動輸出電路來衰減，如圖3b所示。減輕該效應(yīng)的一種技術(shù)是使用歸零(RZ)輸出電路。使用RZ電路后，前半個周期中，電流被路由至正或負輸出，具體取決于輸入處于高電平還是低電平，后半個周期中，電流被分流至電源，基本上使輸出歸零。此方案提供了所需的恒定切換，且與數(shù)據(jù)無關(guān)，但代價是在后半個周期中丟棄一半電流，因此輸出端會損失3dB的信號功率。作為替代方案，可使用雙通道RZ方案，其中兩個RZ DAC并聯(lián)連接，分別在相反時鐘相位下工作。使用此替代方案可恢復(fù)輸出功率，但代價是輸出電路的功耗翻倍。第三個替代方案使用四通道開關(guān)輸出電路，其中電流在兩對輸出晶體管之間切換。四通道開關(guān)提供恒定的開關(guān)活動，減少了數(shù)據(jù)相關(guān)性，無需使用兩個輸出和兩倍的電流，可謂理想方法。 

　　圖3 a)傳統(tǒng)雙通道開關(guān)將呈現(xiàn)與數(shù)據(jù)相關(guān)的尾節(jié)點毛刺；b)恒定活動架構(gòu)（RZ、雙通道RZ、四通道開關(guān)）可緩解數(shù)據(jù)相關(guān)問題

　　RF DAC的設(shè)計挑戰(zhàn)不限于DAC輸出頻譜性能。需要高帶寬的應(yīng)用也需要極高的DAC接口數(shù)據(jù)吞吐速率。數(shù)據(jù)接口必須設(shè)計有長度匹配且阻抗受控的數(shù)據(jù)線。此外，驅(qū)動邏輯必須能夠符合總線兩端的最大偏斜。對于較低帶寬應(yīng)用，DAC中的邏輯可用于對數(shù)據(jù)進行高頻插值，以數(shù)字方式將信號調(diào)制到所需的輸出頻率。兩種情況下，高采樣速率都會給DAC帶來嚴重的數(shù)模接口問題。高噪聲數(shù)字信號與敏感模擬電路必須仔細隔離，同時正確地對數(shù)字數(shù)據(jù)進行采樣和重新定時，以匹配最終模擬輸出驅(qū)動電路。

　　一個實際實施方案包括雙端口14位低壓差分信號(LVDS)接口，每個端口在1.5Gsamples/s下工作，以為DAC提供最高3Gsamples/s的吞吐速率。輸入延遲鎖環(huán)(DLL)鎖定輸入數(shù)據(jù)時鐘，以跟蹤系統(tǒng)漂移并重新定時DAC內(nèi)的數(shù)據(jù)。此設(shè)計內(nèi)包括的插值提供了在接近奈奎斯特頻率的輸出端減少sin(x)/x衰減的方法，同時使用時鐘混頻技術(shù)（稱為mix-mode™）將輸入數(shù)據(jù)調(diào)制到第二和第三奈奎斯特區(qū)。對于插值和混頻模式操作，數(shù)字與模擬部分間的數(shù)據(jù)傳輸速率最高為6GSPS。數(shù)字合成邏輯無法在這一高速下工作，因此設(shè)計為多個并聯(lián)路徑。使用自定義邏輯將并聯(lián)路徑多路復(fù)用，并以最終DAC速率傳遞數(shù)據(jù)。為了維持不同頻率、程序、電壓和溫度變化的鎖定，為數(shù)字和模擬域之間的接口添加冗余恒定切換位，如圖4所示。此恒定切換位通過鑒相器與模擬時鐘進行比較。鑒相器的輸出對數(shù)字側(cè)的電壓控制振蕩器(VCO)施加控制電壓，以根據(jù)需要推挽頻率，并維持數(shù)字與模擬電路之間的鎖定。上述技術(shù)結(jié)合四通道開關(guān)輸出結(jié)構(gòu)，可提供低功耗RF DAC實施方案(~1.6W@ 3Gsamples/s)。對FPGA或ASIC的額外要求是在RF DAC接口以更高速度處理和/或發(fā)送數(shù)據(jù)。不過，此權(quán)衡非常有利，因為數(shù)字技術(shù)不斷向更細間距的微影蝕刻工藝前進。8×插值濾波器和調(diào)制器可在低于400mW的現(xiàn)代FPGA中實施。雙通道IQ DAC加能夠合成900 MHz或1.95GHz信號的調(diào)制器需要2.5至3W功率。RF DAC后可能需要增益級，以實現(xiàn)類似于調(diào)制器輸出的輸出功率，但這一解決方案仍然十分有利，可以減小尺寸，降低復(fù)雜性，最高可將整體功率降低1W。

圖4 數(shù)據(jù)接口設(shè)計對高性能RF DAC非常重要

封裝

　　為保持RF DAC性能，封裝需要結(jié)合硅工藝加以優(yōu)化。許多情況下，硅工藝和封裝均需要取舍，以提供最佳整體解決方案。例如，時鐘輸入應(yīng)盡可能接近時鐘接收器電路，同時盡可能將時鐘接收器電路靠近最終目的地放置。不過，這些要求會讓外部封裝和電路板布局問題變得更困難和更昂貴，甚至可能影響隔離。同樣的問題適用于DAC輸出和功率域。

　　為了解決這些權(quán)衡，最好選擇可定制同時提供良好信號完整性的封裝。這樣，信號傳遞、必要的受控阻抗和電源低阻抗變得更靈活。電源域需要仔細設(shè)計和路由，以便電流環(huán)路具有低阻抗，且不會耦合至其他域或信號。此要求最好擴展至PCB，以便系統(tǒng)設(shè)計人員可以輕松地將功率路由至器件并提供去耦。 

　　DAC輸出必須仔細處理。最佳輸出設(shè)計將在封裝中使用受控阻抗，并考慮從芯片到層壓板焊接路徑、從層壓板到電路板焊接路徑的整個信號路徑，最后考慮電路板設(shè)計本身。三維仿真和分析軟件可用于確保這些信號的正確傳輸線路設(shè)計。同樣的設(shè)計方法可用于時鐘輸入。這些信號的S參數(shù)經(jīng)過優(yōu)化，可使提供的信號功率最大化，并將反射降至最低。 

實際設(shè)計考慮

　　典型通信系統(tǒng)包括數(shù)據(jù)主干，以與頂層開關(guān)結(jié)構(gòu)進行數(shù)據(jù)通信，同時讓數(shù)據(jù)速率實現(xiàn)多兆位數(shù)據(jù)傳輸。數(shù)據(jù)通過適當?shù)耐ǖ揽ㄗ罱K路由至所需RF端口。在通道卡內(nèi)，RF DAC用作數(shù)字邏輯與RF模擬輸出驅(qū)動網(wǎng)絡(luò)之間的接口。這些通信系統(tǒng)卡通常包括數(shù)據(jù)接口邏輯、FPGA或?qū)Ｓ肁SIC、DAC、濾波器、增益模塊和RF功率放大器。為了優(yōu)化系統(tǒng)性能，分析現(xiàn)在包括系統(tǒng)印刷電路板和信號鏈元件。使用模型仿真驅(qū)動器和接收器特性，同時使用3D仿真和分析軟件確保正確的傳輸線路設(shè)計和良好的返回路徑。

　　來自數(shù)字接口邏輯的高速數(shù)據(jù)驅(qū)動DAC輸入。數(shù)字數(shù)據(jù)路徑采用差分形式，通過確保驅(qū)動邏輯與DAC輸入間的最少電荷轉(zhuǎn)移來最大化吞吐速率，從而減少輸入數(shù)據(jù)信號的失真。接口邏輯與DAC之間的數(shù)據(jù)路徑應(yīng)控制阻抗，數(shù)據(jù)線路長度需要匹配以將高頻下的偏斜降至最低。 

　　電源路徑極具挑戰(zhàn)性。數(shù)字邏輯包括I/O和內(nèi)核邏輯電源，而RF輸出網(wǎng)絡(luò)可包括多達四個或五個額外電源。電源域必須彼此隔離，信號返回路徑應(yīng)仔細管理，以避免域間串擾。這些系統(tǒng)要求的工作原理有助于指導(dǎo)RF DAC中的端口和電源設(shè)計，以便簡化集成。 

　　主要DAC時鐘存在于系統(tǒng)卡上的關(guān)鍵信號之間。DAC時鐘為差分形式，通過過孔護欄和受控返回路徑與其他信號隔離，以確保無耦合或串擾。耦合至?xí)r鐘的任何信號將直接出現(xiàn)在DAC輸出端。破壞時鐘的數(shù)字信號可減少系統(tǒng)內(nèi)的噪聲裕量。必須防止DAC輸出耦合至?xí)r鐘，否則將造成二次諧波，甚至可能造成輸出頻譜的其他諧波問題。時鐘驅(qū)動器最好盡可能靠近DAC，以減少噪聲和其他耦合問題。 

　　DAC輸出用作DAC與其初級負載之間的傳輸線路。應(yīng)密切注意DAC輸出網(wǎng)絡(luò)傳輸線路以維持恒定阻抗。如上所述，RF DAC通過層壓板將這一分析擴展至電路板，以提供器件間的最小阻抗差異。DAC與負載間的阻抗匹配非常重要，這是為了實現(xiàn)從DAC到目的地的最大能量傳輸，將從目的地返回DAC的反射降至最低。如果DAC和負載旨在滿足50Ω阻抗，傳輸線路必須匹配且同樣設(shè)計為50Ω，使得ZS=ZL=Zline（ZS – 源阻抗，ZL – 負載阻抗，Zline – 傳輸線路阻抗）。RF頻率下的傳輸線路必須視為具有阻性分量（實部）和無功分量（虛部）的復(fù)雜阻抗。例如，如果系統(tǒng)內(nèi)的驅(qū)動源是純阻性，而負載具有無功分量，傳輸線路需要設(shè)計成以相反電抗補償負載，從而維持阻抗匹配。RF DAC、傳輸線路和負載提供三個不同部分，可視為多端口接口。

　　圖5 RF DAC輸出的測量頻譜分析儀曲線圖：a) 6MHz 256-QAM有線電視信號的158個通道，55MHz至1 GHz；b)兩個5MHz寬WCDMA通道，884至894MHz；c)四個5MHz寬WCDMA信號，1970至1990MHz

　　S參數(shù)為設(shè)計人員提供了工具，可用于優(yōu)化這些接口。三維仿真工具用于提取和分析傳輸線路S參數(shù)，也可用于收集電源和負載S參數(shù)以實施完整網(wǎng)絡(luò)仿真。S參數(shù)也使用網(wǎng)絡(luò)分析儀在RF系統(tǒng)內(nèi)測量，然后使用3D仿真工具分析。對于差分輸入和輸出系統(tǒng)，需要兩個差分S參數(shù)端口或四個單一端口。S參數(shù)包括有關(guān)反射后的入射功率波和線路間串擾的信息。史密斯圖用于提供跨頻率復(fù)雜阻抗的簡單圖形表示。輸出端口用匹配系統(tǒng)負載端接時，S11是輸入復(fù)雜反射系數(shù)的衡量，輸入端口用匹配系統(tǒng)負載端接時，S22是輸出復(fù)雜反射系數(shù)的衡量。S12和S21分別是正向和反向傳輸增益。在匹配的系統(tǒng)中，S11和S22參數(shù)較低，而S12和S21參數(shù)接近零（測量單位為dB，假定發(fā)射1×信號能量）。理想系統(tǒng)中，S11和S22參數(shù)將為負無窮大，而S12和S21參數(shù)等于零，表示從電源傳輸至目的地的功率無任何損耗。 

　　盡管DAC常被視為差分電路，RF DAC仍會輸出共模信號成分，這一點需要納入考慮。RF DAC在基頻的偶數(shù)諧波倍數(shù)下以及DAC采樣速率的倍數(shù)下具有大量共模信號成分。外部無源器件和電路板寄生匹配對于維持共模抑制非常重要。在內(nèi)置由RF DAC驅(qū)動的放大器或增益級的系統(tǒng)中，這些器件的共模抑制必須予以考慮。理想情況下，差分放大器輸出將通過提取兩個輸入的差異并進行放大來消除共模，即Vo = 增益• (V+– V–)。不過，放大器還包含共模增益（隨頻率變化），輸出被描述為Vo = 增益• (V+– V–)+1/2Acm • (V+– V–)。通常，共模增益遠小于放大器增益，因此可改善系統(tǒng)的共模抑制。

測量結(jié)果

　　圖5a顯示了3.0Gsamples/s RF DAC的輸出，該器件根據(jù)DOC-SIS規(guī)范將6MHz寬256正交幅度調(diào)制(QAM)信號的158個通道合成。信號在FPGA內(nèi)產(chǎn)生，接著由RF DAC直接合成?？梢钥吹?，片內(nèi)數(shù)字濾波器的輕微紋波抑制了帶外信號。DOCSIS 3文檔說明了不斷變化的鄰道泄漏比(ACLR)要求，它衡量的是所需通道信號功率在指定帶寬下與相鄰未發(fā)射通道之比。158個通道的ACLR要求都是~51dBc，RF DAC符合此要求。圖5b顯示了RF信號的方向，RF DAC以2.4576 Gsamples/s采樣，以884至894MHz輸出兩個5MHz寬WCDMA通道。圖5c顯示了在1970至1990MHz輸出頻率下從RF DAC直接合成的四個WCDMA信號。根據(jù)WCDMA規(guī)范，天線處ACLR對于第一及第二鄰道分別為45dBc和50dBc。圖5b至5c顯示明顯超出規(guī)范的RF DAC，有足夠的裕量可用于后續(xù)RF放大電路。 

圖6 3.0 Gsamples/s RF DAC內(nèi)核芯片照片

未來方向 

　　RF DAC已經(jīng)用于目前的通信基礎(chǔ)設(shè)施系統(tǒng)，特別是有線系統(tǒng)，例如DOCSIS電纜分配。無線通信系統(tǒng)需要更寬的數(shù)據(jù)帶寬，以便由服務(wù)提供商在更多頻段上實施。較小的系統(tǒng)帶寬分配和更復(fù)雜的調(diào)制方案致使覆蓋區(qū)域和單元大小更小，同時需要RF輸出頻率更靈活的傳輸系統(tǒng)設(shè)備。RF DAC具有獨特的優(yōu)勢，可解決這些需求。通過合成整個RF輸出頻段，RF DAC具有靈活的調(diào)制類型、帶寬和輸出頻率。由于調(diào)制器以數(shù)字方式實施于FPGA或ASIC內(nèi)，然后通過RF DAC輸出，系統(tǒng)設(shè)計變得更簡單。依據(jù)頻段組合變化的元件只有特定頻段修平濾波器和輸出功率放大器。鑒于輸出信號以數(shù)字方式調(diào)制，設(shè)備設(shè)計人員可集中精力優(yōu)化這些元件。